選擇題1. 大規(guī)模可編程器件主要有 FPGA、 CPLD 兩類， 下列對(duì) FPGA 結(jié)構(gòu)與工作原理的描述中，正確的是（ C ）A． FPGA 全稱為復(fù)雜可編程邏輯器件；B． FPGA 是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；C．基于 SRAM 的 FPGA 器件，在每次上電后必須進(jìn)行一次配置；D．在 Altera 公司生產(chǎn)的器件中， MAX7000 系列屬 FPGA 結(jié)構(gòu)2. 不完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)（ A ）A. 時(shí)序邏輯電路? B.組合邏輯電 C. 雙向電路? D. 三態(tài)控制電路3. 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，（ D ）是錯(cuò)誤的A.綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；B.綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；C.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；D.綜合可理解為一種映射過程，并且這種映射關(guān)系是唯一的，即綜合結(jié)果是唯一的4. 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是（ C ）。

A.? ? FPGA全稱為復(fù)雜可編程邏輯器件；B.? ? FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；C.? ? 基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D.? ? 在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)5. 以下關(guān)于狀態(tài)機(jī)的描述中正確的是（ B ） A．Moore型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)和所有輸入的函數(shù)B．與Moore型狀態(tài)機(jī)相比，Mealy型的輸出變化要領(lǐng)先一個(gè)時(shí)鐘周期C．Mealy型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)的函數(shù)D．以上都不對(duì)6. 目前應(yīng)用最廣泛的硬件描述語言是（ B ）A. VHDLB. Verilog HDLC. 匯編語言D. C語言7. 一模塊的 I/O 端口說明： “input [7:0] a;”，則關(guān)于該端口說法正確的是（ A ）A. 輸入端口，位寬為 8B. 輸出端口，位寬為 8C. 輸入端口，位寬為 7D. 輸出端口，位寬為 78. 基于 EDA 軟件的 FPGA / CPLD 設(shè)計(jì)流程為：原理圖 /HDL 文本輸入 → 綜合→___ __→ → 適 配 → 編 程 下 載 → 硬 件 測(cè) 試 正 確 的 是( B )。

①功能仿真 ②時(shí)序仿真 ③邏輯綜合 ④配置 ⑤分配管腳A．③① B．①⑤ C．④⑤ D．④②9. 下列標(biāo)識(shí)符中， ( A )是不合法的標(biāo)識(shí)符A． 9moon B． State0 C． Not_Ack_0 D． signall10. 下列語句中，不屬于并行語句的是：( D )A．過程語句 B． assign語句 C．元件例化語句 D． case語句11. 已知 “a =1’b1; b=3'b001;”那么 {a,b} ＝（ C ）(A) 4'b0011 (B) 3'b001 (C) 4'b1001 (D) 3'b10112. 在 verilog 中，下列語句哪個(gè)不是分支語句？（ D ）(A) if-else (B) case (C) casez (D) repeat13. 在 verilog 語言中整型數(shù)據(jù)在默認(rèn)情況與（ C ）位寄存器數(shù)據(jù)在實(shí)際意義上是相同的A) 8 (B) 16 (C) 32 (D) 6414. 大規(guī)?？删幊唐骷饕?FPGA、 CPLD 兩類，下列對(duì) FPGA 結(jié)構(gòu)與工作原理的描述中，正確的是（ C ）A． FPGA 全稱為復(fù)雜可編程邏輯器件；B． FPGA 是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；C．基于 SRAM 的 FPGA 器件，在每次上電后必須進(jìn)行一次配置；D．在 Altera 公司生產(chǎn)的器件中， MAX7000 系列屬 FPGA 結(jié)構(gòu)。

15. 請(qǐng)根據(jù)以下兩條語句的執(zhí)行，最后變量 A 中的值是 （ A ）reg [7:0] A;A=2'hFF;A． 8'b0000_0011 B． 8'h03 C．8'b1111_1111 D．8'b16. 下列描述中采用時(shí)鐘正沿觸發(fā)且 reset異步下降沿復(fù)位的代碼描述是 （ C ）A、 always @(posedge clk, negedge reset)if(reset)B、 always@(posedge clk, reset)if (!reset)C、 always @(posedge clk, negedge reset)if(!reset)D、 always @(negedge clk, posedge reset)if (reset)17. 關(guān)于過程塊以及過程賦值描述中，下列正確的是（ A ）A、在過程賦值語句中表達(dá)式左邊的信號(hào)一定是寄存器類型；B、過程塊中的語句一定是可綜合的；C、在過程塊中，使用過程賦值語句給 wire 賦值不會(huì)產(chǎn)生錯(cuò)誤；D、過程塊中時(shí)序控制的種類有簡(jiǎn)單延遲、邊沿敏感和電平敏感18. Verilog 語言與 C 語言的區(qū)別，不正確的描述是（ C ）A 、 Verilog 語言可實(shí)現(xiàn)并行計(jì)算， C 語言只是串行計(jì)算；B、 Verilog 語言可以描述電路結(jié)構(gòu)， C 語言僅僅描述算法；C、 Verilog 語言源于 C 語言，包括它的邏輯和延遲；D、 Verilog 語言可以編寫測(cè)試向量進(jìn)行仿真和測(cè)試。

19. 11. 下列模塊的例化正確的是（ C ）A. Mydesign design(sin(sin), sout(sout));B. Mydesign design(.sin(sin), .sout(sout));C. Mydesign design(.sin(sin), .sout(sout););D. Mydesign design(.sin(sin); .sout(sout));20. 下列關(guān)于 Verilog HDL語言中模塊的例化說法錯(cuò)誤的是（ B ）A. 在引用模塊時(shí)， 有些信號(hào)要被輸入到引用模塊中， 有些信號(hào)要從引用模塊中輸出B. 在引用模塊時(shí)，必須嚴(yán)格按照模塊定義的端口順序來連接C. 在引用模塊時(shí)可以用“ .”符號(hào)，表明原模塊是定義時(shí)規(guī)定的端口名，用端口名和被引用模塊的端口相對(duì)應(yīng)，提高程序的可讀性和可移植性D. 在語句“ Mydesign design( .port1( port1), .port2 (port2)); ”中，被引用的模塊為Mydesign 模塊21. 下列 Verilog HDL語言中寄存器類型數(shù)據(jù)定義與注釋矛盾的是（ D ）A. reg [3:0] sat //sat 為 4 位寄存器B. reg cnt //cnt 為 1 位寄存器C. reg [0:3] mymem [0:63] //mymem 為 64 個(gè) 4 位寄存器的數(shù)組D. reg [1:5] dig //dig 為 4 位寄存器22. 下列關(guān)于非阻塞賦值運(yùn)算方式（如 b<=a;）說法錯(cuò)誤的是（ B ）。

A. 塊結(jié)束后才完成賦值操作B. b 的值立刻改變C. 在編寫可綜合模塊時(shí)是一種比較常用的賦值方式D. 非阻塞賦值符“ <=”與小于等于符“ <=”意義完全不同，前者用于賦值操作，后者是關(guān)系運(yùn)算符，用于比較大小23. 下列關(guān)于阻塞賦值運(yùn)算方式（如 b=a;）說法錯(cuò)誤的是（ A ）A. 賦值語句執(zhí)行完后，塊才結(jié)束B. b 的值在賦值語句執(zhí)行完后立刻就改變的C. 在沿觸發(fā)的 always 塊中使用時(shí)，綜合后可能會(huì)產(chǎn)生意想不到的結(jié)果D. 在“always”模塊中的 reg 型信號(hào)都采用此賦值方式24. 在下列 Verilog HDL運(yùn)算符中，屬于三目運(yùn)算符的是（ C ）A. &&B. ！ ==C. ？：D. ===25. 當(dāng) a <0 時(shí)， s 的值是（ C ）assign s= (a >=2 ) ? 1 : (a < 0) ? 2: 0;A. 0B. 1C. 2D. 其他26. 在 Verilog HDL 語言中的位拼接運(yùn)算符是（ A ）A. { } B. < > C. ( ) D. ' '27. 下面語句中，信號(hào) a 會(huì)被綜合成（ B ）。

reg [5:0] a;always @(posedge clk)if (ss>10)a <= 20;else if (ss > 15) a <= 30;A. 寄存器B. 觸發(fā)器C. 連線資源D. 其他28. 下列程序段中無鎖存器的是（ C ）B. always @ (al or d)beginif(al) q<=d;if(!al) q<=!d;endA. always @ (al or d)beginif(al) q<= d;endD. always @ (sel[1:0] or a or b)case(sel[1:0])2' b00: q<=a;2' b11; q<=b;EndcaseC. always @ (al or d)beginif(al)q<=d;elseq<=0;end29. 程序段如下 :begin:reg[7:0] tem;count = 0;tem = rega;while(tem)beginif(tem[0]) count = count +1;tem = tem >>1;endend如果 rega 的值為 8 ' b，則程序結(jié)束后， count 的值是（ ）。

A. 4B. 5C. 6D. 730. 多路選擇器簡(jiǎn)稱多路器，它的輸入輸出端口情況是（ ）A. 多輸入，多輸出B. 多輸入，單輸出C. 單輸入，多輸出D. 單輸入，單輸出填空題1. 用 EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的目標(biāo)是最終完成 ASIC 的設(shè)計(jì)與實(shí)現(xiàn)2. 可編程器件分為 FPGA 和 CPLD 3. 隨著 EDA 技術(shù)的不斷完善與成熟， 自頂向下的設(shè)計(jì)方法更多的被應(yīng)用于 Verilog HDL4. 設(shè)計(jì)當(dāng)中5. 目前國(guó)際上較大的 PLD 器件制造公司有 Altera 和 Xilinx 公司6. 完整的條件語句將產(chǎn)生 組合 電路，不完整的條件語句將產(chǎn)生時(shí)序電路7. 阻 塞 性 賦 值 符 號(hào) 為 = ， 非 阻 塞 性 賦 值 符 號(hào) 為<= 8. 有限狀態(tài)機(jī)分為 Moore 和 Mealy 兩種類型9. EDA 縮寫的含義為 電子設(shè)計(jì)自動(dòng)化 (Electronic Design Automation)10. 狀態(tài)機(jī)常用狀態(tài)編碼有 二進(jìn)制、格雷碼 和獨(dú)熱碼 11. Verilog HDL 中任務(wù)可以調(diào)用 其他任務(wù) 和函數(shù)12. 系統(tǒng)函數(shù)和任務(wù)函數(shù)的首字符標(biāo)。